감산기

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전자공학에서 감산기는 가산기처럼 동일한 접근을 이용하여 설계할 수 있다. 이진 빼기 과정은 아래와 같이 요약된다. 일반적으로 다시 말하면 3개의 비트는 다음과 같은 각 비트를 포함한다: 피감수 (X_i), 감수 (Y_i), 이전 비트로부터 (낮은) 위치로 빌림수 (B_i). 출력은 차이수 (D_i)과 빌림수 B_{i + 1}이다.

캐이맵 (K-map) B_i(1,2,3,7)

[편집] 같이 보기

• 가산기
• 논리 회로
• 논리 연산（불 대수）
• 디지털 회로