邏輯合成是把電路演算法描述轉化為電子硬體設計的一種過程。這個過程的普遍範例就是「硬體描述語言」(HDL)的合成，包含VHDL和Verilog。有些工具可以產生可程式邏輯裝置 (programmable logic device)像是PAL或是GAL裝置，或是FPGA。而其他的合成目標是ASIC
這些邏輯合成的軟體工具範例是 Synopsys 公司的 Design Compiler，以及Cadence Design Systems的BuildGates（取比爾·蓋茨的諧音）
邏輯合成是屬於電子設計自動化(EDA)的一種.
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