クロック同期設計
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クロック同期設計 (～どうきせっけい) は、デジタル論理回路の設計技術のひとつである。 クロック信号と呼ばれる一定の周期でHi-Lowを繰り返す信号をフリップフロップに入力すると、データ信号などフリップフロップに入力された他の信号をクロック信号の周期に合わせて遅延させることができる。 これを間に挟むように用いて論理回路を構成すれば、その中の論理回路はそのクロック周期を越えない限り設計者はタイミングを気にすることはない（回路規模がクロック周期を超えることをタイミングバイオレーションと呼ぶ）。このような回路をクロック同期回路と呼ぶ。またそのクロック信号を回路全体に行き渡らせ全ての回路をクロック同期させれば、設計者はタイミングバイオレーションのみ気を付けることで調和を保った回路を設計することができる。このことをクロック同期設計と呼ぶ。
[編集] クロックの種類
同期のためのクロックはラッチの制御や速度などに依存して複数種類がある
- 単相クロック
- フリップフロップなどに向け、エッジトリガとして用いる。
- 2相クロック
- 2相ノンオーバラップクロック
- レベルトリガのラッチなどに用いる。φ1、φ2の2つの異なる位相を持ち、互いにトリガ期間が重なっていないクロック。順序回路にφ1クロック、φ2クロックと挟み込むように配置し、ノンオーバラップ期間を設ける事でデータスルーを抑える。
- 2相ノンオーバラップクロック
[編集] その他
嶋正利氏が設計した intel 4004は、当初クロック非同期設計されていたが、クロック同期設計を採用するように助言されて、設計をやり直している。クロック同期設計の方がはるかに設計、検証が容易だからである。当時のCAD技術のレベルや回路シミュレーション環境を考えると極めて妥当な判断だったと言える。その選択が現在にまで至っている。
近年はクロック非同期設計の利点が注目されつつある。近年のCAD技術の進歩および回路シミュレーション環境の変化によりクロック非同期設計をデジタル論理回路に適用しても設計、検証が十分に行える可能性が出てきた。クロック非同期設計には、消費電力、不要な電磁波の強度、回路ごとに最適な動作速度の選択、などの利点があるため、多くの試作検討が行われている。
